تحكم FPGA في تصميم المرشح النشط للتوافقيات CHITEK

المرشح النشط للتوافقيات لا يتعدى سقف أدائه حدود حلقة التحكم الخاصة به. يجب على المرشح أن يكشف التيار التوافقي ويحسب مرجعًا عكسي الطور ويُبدّل IGBT أو SiC MOSFET قبل أن يتقدم تيار الحمل — وكل ذلك ضمن كسر من دورة الشبكة. في تصميم المرشح النشط للتوافقيات من CHITEK، تعمل هذه الحلقة على FPGA، واختيار السيليكون يحدد سقف ما تستطيع الحلقة فعله. يتناول هذا المقال سلسلة التحكم وميزانية التوقيت وسبب قصور التصاميم المعتمدة على DSP، وكيفية تحديد مرشح AHF خاضع لتحكم FPGA ووضعه في الخدمة إلى جانب مولد التيار المتغير الثابت.

ماذا يجب أن تفعل حلقة التحكم

ينفّذ كل AHF ثلاث مهام بالتتابع، وتستهلك كل واحدة وقتًا من نفس الميزانية:

• كشف التوافقيات — استخراج المحتوى التوافقي من تيار الحمل المقاس باستخدام FFT أو نظرية القدرة اللحظية (نظرية pq).
• توليد المرجع — عكس ذلك المحتوى لإنتاج أمر تيار التعويض i_c*.
• تركيب PWM — تبديل جسر القدرة بحيث يتبع التيار الخارجي i_c* ضمن نطاق التموج.

الأمر في حد ذاته بسيط الصياغة:

i_c* = i_L − i_s(الأساسي)

الصعوبة أن i_L يتغير باستمرار. تنتج الواجهة الأمامية المُقوّية في مُحوّل السرعة المتغيرة نقطة قفز في التيار عند كل تبديل، ولدى المرشح تقريبًا فترة تبديل واحدة للاستجابة قبل أن يتكامل الخطأ في تشوه مرئي.

كيف يُقاس تحكم FPGA

المقياس المهم هو زمن حلقة التحكم: الزمن من تغيّر في تيار الحمل إلى تغيّر مناظر في تيار خرج المرشح. في تصميم معتمد على DSP، يتراكم أخذ العينات ودخول المقاطعة والحساب المتسلسل وتحديث PWM عادةً إلى عشرات الميكروثوانيات. تنفّذ FPGA كشف التوافقيات ورياضيات المرجع في عتاد متوازٍ، لذا ينخفض الزمن إلى نطاق الميكروثانية.

هامش التوافقيات هو ما يسمح للمرشح بتتبّع التوافقيات 5 و7 و11 و13 — المرات المهيمنة من مُقوٍّ سداسي النبضات — دون مهلة طور عند تردد التبديل. كما يحدد زمن التأخير عرض نطاق التحكم القابل للتحقيق، وعرض النطاق يحدد سرعة رفض الحلقة للاضطراب.

الأسباب الرئيسية لسوء تعويض التوافقيات

عندما يُحرز AHF أداءً دون المتوقع في الموقع، يكون السبب عادةً أحد التالي:

• زمن تأخر التحكم — حلقة بطيئة تترك خطأً متبقيًا يظهر كـ THDi مرتفع عند PCC.
• خطأ الكشف — PLL يفقد القفل أثناء تشوه الجهد يخطئ في تحديد الأساسي ويعيد توزيع المحتوى التوافقي خطأً.
• تذبذب توقيت PWM — توقيت بوابة غير دقيق يوسع تموج تيار الخرج ويبدد هامش التبديل.
• التشبع — ينفد المرشح من سعة التيار عند ذروات الحمل ويتوقف عن التعويض.
• الرنين مع المكثفات القائمة — يتفاعل المرشح مع بنك قريب فيُنتج تضخيمًا بدل الإلغاء.

ما كلفته

• غرامات المرافق — يفرض IEEE 519 وGB/T حدودًا على تشوه الجهد والتيار عند PCC؛ وTHDi متبقٍ فوق الحد رسم متكرر.
• تسخين المحول والكابل — يرفع تيار التوافقيات خسائر I²R ويخفض السعة.
• فشل المكثفات — تُسرّع الجهود الغنية بالتوافقيات شيخوخة العازل الكهربائي في بنوك تصحيح معامل القدرة.
• القطع الإزعاجي — تشوّه الجهد يُربك مرحل الحماية والمحولات.

لماذا يُخفق التحكم المعتمد على DSP

تنفّذ DSP خوارزمية الكشف وحساب المرجع وتحديث PWM بالتتابع. تنتظر كل خطوة السابقة، وتضيف كل مقاطعة حملًا إضافيًا. النتيجة حلقة سريعة بما يكفي للأحمال المتغيرة ببطء لكنها تتأخر عن محوّل يُبدّل كل بضع مئات من الميكروثوانيات.

رفع تردد ساعة DSP لا يفيد إلا هامشيًا، لأن العنق ضيق معماري لا ترددي. المعالج الأسرع ما زال ينفّذ تعليمة واحدة في كل مرة. نقل نفس الرياضيات إلى بنية FPGA يُزيل التسلسل تمامًا.

كيف يصلح تحكم FPGA الأمر

تقسّم FPGA سلسلة التحكم إلى كتل عتادية متوازية تعمل جميعها في نفس دورة الساعة. يتقدّم الكشف وتوليد المرجع ومقارنة PWM في آنٍ واحد لا بالتناوب.

• كشف متوازٍ — تُعالج كتل FFT أو نظرية pq جميع الأطوار دفعة واحدة، دون مورد تنفيذ مشترك.
• PWM حتمي — تُولّد إشارات البوابة في العتاد، لذا يحدّ تذبذب التوقيت الساعة لا جدولة البرنامج.
• تغذية راجعة مغلقة — تُقارن تيار الخرج المقاس بـ i_c* كل فترة تبديل، ويُصحّح الخطأ قبل أن يتراكم.

في تصميم المرشح النشط للتوافقيات من CHITEK، تخفض هذه البنية THDi عند PCC من 30%+ إلى < 5%، مع تعويض يتبع الحمل في < 1 ms. وتقود المنصة نفسها CHITEK SVG، حيث يحافظ حقن التيار التفاعلي لكل طور على معامل القدرة عند 0,99+ ويعيد توازن تيار التسلسل السالب الذي لا يبلغه بنك ثابت.

IGBT مقابل SiC

لا تستطيع حلقة التحكم استغلال سرعة التبديل التي يسمح بها المسرح القدري إلا. تقتصر وحدات AHF ومولد التيار المتغير الثابت التقليدية المعتمدة على IGBT عند نحو 150 °C لحرارة الوصلة، وتُبدّل عادةً دون 20 kHz. يرفع SiC MOSFET حد الوصلة إلى نحو 200 °C، ويوفر نحو 10× من صلابة الانهيار، ويدعم 2–3× من تردد التبديل مع خسارة تبديل أقل بنحو 50%.

الأثر العملي حلقة داخلية أسرع وفلتر خرج أصغر وخزانة أضيق لنفس تيار التعويض. تلك هي الوجهة التي بُنيت عليها منصة CHITEK LV AHF + SVG.

قائمة التحقق من النشر الهندسي

1. قس تيار الحمل وجهد PCC عبر دورة عمل كاملة؛ سجّل الطيف التوافقي وأسوأ THDi.
2. أكّد المرات التوافقية المهيمنة وحدّد سعة تيار المرشح لتغطيتها بهامش 15–25%.
3. تحقق من زمن تأخر حلقة التحكم مقابل أسرع خطوة حمل متوقعة في الموقع.
4. راجع بنوك المكثفات القائمة من الرنين قبل التشغيل.
5. افحص هامش الشبكة الضعيفة وتأكد أن المرشح يحافظ على التنظيم عند أسوأ هبوط جهد.
6. بعد التشغيل، أعد قياس THDi عند PCC مقابل حدود IEEE 519 وGB/T.

ملامح التطبيق النموذجية

• عناقيد محولات السرعة المتغيرة — خطوات تبديل كل بضع مئات من الميكروثوانيات؛ يُبقي تأخر FPGA الخطأ المتبقي صغيرًا.
• مراكز البيانات — تولّد مصادر التبديل توافقيات عريضة النطاق تحتاج كشفًا متوازيًا عبر مرات كثيرة.
• مصانع صناعية بحمل غير خطي مختلط — يجمع CHITEK AHF وCHITEK SVG بين تشوه الموجة والتعويض التفاعلي من منصة تحكم واحدة.
• مغذيات الشبكة الضعيفة — تثبّت الاستجابة السريعة للحلقة الجهد حيث يُذبذب متحكم بطيء.

الخلاصة

تحكم FPGA هو ما يسمح للمرشح النشط للتوافقيات بالاستجابة خلال ميكروثوانٍ لا ميلي ثوانٍ، وهو السبب المعماري وراء قدرة تصاميم المرشح النشط للتوافقيات من CHITEK على إبقاء THDi دون 5% على الأحمال الديناميكية. يوسّع المسرح القدري SiC تلك الميزة بإتساع عرض النطاق الذي تستطيع حلقة التحكم استخدامه فعليًا. ما أسرع خطوة حمل لديك عند PCC — وهل تملك حلقة تحكم مرشحك ميزانية التأخير لتتبّعها؟